224G SERDES — 超大規(guī)模數據中心、人工智能和高性能計算應用的基礎

  ICC訊 224G SERDES(串行器/解串器)是一種高速接口技術，是下一代 1.6Tb 鏈路的基礎。將 224G 信號從專用集成電路(ASIC)傳輸到互連部件及更遠的地方，仍然是 1.6Tb 部署和規(guī)?；年P鍵挑戰(zhàn)。

  每條 1.6Tb 鏈路使用8條 224G 信令通道。對于以太網而言，其實際運行速率為 212.5 Gb/s，其中包括一些用于前向糾錯(FEC)的開銷，這種基于里德-所羅門糾錯碼的 FEC 被稱為 “外部 FEC”。這為從專用集成電路到模塊的可靠電氣鏈路提供了足夠的保護。IEEE 802.3.dj 標準定義了一種額外的內部 FEC(有時稱為 FECi)，它提供了額外的編碼增益，有助于滿足要求更苛刻的光鏈路的連接需求。

  PAM-4助力強大的基于數字信號處理(DSP)的SERDES

  可以說，我們現(xiàn)在正進入第三代PAM-4(四電平脈沖幅度調制)電氣信令時代。自 400GbE(使用8條 53Gbd 通道)以來，PAM-4 調制技術就已確立。

  向 PAM-4 轉變帶來的一個重大變化是出現(xiàn)了功能強大的基于DSP的SERDES。這些SERDES使用先進的 DSP 濾波器以及基于 DSP 的時鐘和數據恢復(CDR)技術，能夠處理復雜的信道損傷問題，包括衰減和反射，而這些問題對于基于模擬技術的SERDES來說極具挑戰(zhàn)性。當然，模擬技術在基于 DSP 的SERDES中仍然起著關鍵作用。在 DSP 模塊內的模數轉換器(ADC)之前，大部分初始處理是通過模擬技術完成的，但 DSP 技術是實現(xiàn) 224G PAM-4 通道的基礎。

  在如此高的速度下，信道錯誤必然會發(fā)生。這就是為什么 IEEE 在鏈路中納入了前向糾錯(FEC)技術。然而，隨著速率的提高和 DSP 復雜度的增加，簡單的誤碼率(BER)測量并不適用于1.6Tb 領域。

  為什么簡單的誤碼率測試儀(BERT)不夠用

  傳輸過程中會出現(xiàn)錯誤。諸如衰減、串擾、噪聲和反射等損傷因素會在信道中共同作用并影響信號，降低信噪比，最終導致錯誤發(fā)生。再加上基于 DSP 的SERDES，它可能會將復雜的錯誤情況傳遞給更高層的邏輯模塊，如物理編碼子層(PCS)和前向糾錯(FEC)模塊。更關鍵的是，這可能會導致出現(xiàn)令人困惑的突發(fā)錯誤情況，使得簡單的誤碼率測試儀(BERT)工具無法進行分析。

  支持 1.6Tb 的 224G SERDES需要比簡單的誤碼率測試儀(BERT)更具洞察力的工具。憑借自 53G PAM-4 以來積累的經驗，并基于最新一代的 224G SERDES，VIAVI目前正在支持多家公司開發(fā)、調試和交付 1.6Tb 設備。

  VIAVI是首家將 1.6Tb/s 測試解決方案推向市場的公司，我們一直通過幫助全球客戶開發(fā)和驗證1.6Tb/s 模塊，積極為生態(tài)系統(tǒng)提供支持。

  VIAVI可以助您一臂之力!

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  同時請留意我們2025年將在硅谷舉辦的 1.6Tb 研討會，屆時我們會再向您發(fā)出邀請。期待與您相見!